当前，芯片制造行业正经历一个充满矛盾的阶段。一方面，先进逻辑芯片、DRAM和NAND闪存的市场需求持续高涨，但芯片制造商的产能却难以跟上，晶圆厂设备供应紧张的局面可能很快显现。另一方面，芯片尺寸缩小、功耗降低和成本下降的技术进步速度明显放缓，研发投入带来的性能提升愈发有限，摩尔定律的推进似乎遇到了物理极限的阻碍。
尽管如此，半导体行业始终以创新突破质疑。目前，多项前沿技术正在研发中，有望在未来十年甚至更长时间内重塑行业格局。本报道将聚焦国际电子器件会议（IEDM）2025年的亮点成果，探讨芯片制造的未来发展方向。
在存储器领域，3D NAND技术因价格飙升而重新获得关注。SK海力士最新推出的V9 NAND采用321层堆叠结构，单片存储容量较上一代238层工艺提升44%。这一升级使制造商在洁净室空间受限的情况下，通过提高单位晶圆存储密度来增加产量。然而，海力士的321层产品在商业前景上面临挑战，其存储密度与美光276层G9产品相当，但后者仅需两层堆叠，成本更低。闪迪/铠侠即将推出的332层BiCS10则采用三层结构，密度更高，TLC和QLC版本的密度分别达到29 Gb/mm²和37 Gb/mm²以上。
三星在IEDM上展示了其对现有V9 286层技术的改进方案。通过将字线金属从钨替换为钼，三星成功将接触电阻降低40%，读取时间缩短30%以上，寿命测试中的故障率降低94%。这一突破得益于钼的原子层沉积（ALD）工艺优化，三星采用氮化钼籽晶层转化为纯钼的方法，实现了无衬垫的高质量钼层沉积，为未来工艺节点的进一步缩小奠定了基础。
SK海力士还探索了逻辑缩放的新路径，展示了一种每个存储单元存储5位数据的架构。该技术通过将沟道分割为两个半圆柱体区域，使每个单元能够存储更多信息。尽管这一方法在理论上可行，但制造难度极高，需要精确分割高纵横比沟道并沉积多层高质量薄膜，目前尚不具备成本效益。
在互连技术领域，随着半导体节点尺寸缩小至10纳米以下，传统铜互连线面临电阻率急剧上升的挑战。三星引入了钌（Ru）作为铜的替代材料，通过晶粒取向工程技术将钌互连线的电阻降低46%。IMEC的研究路线图指出，从A14到A10节点，钌将逐步取代铜，至少从M0层开始应用。而在A7节点，16纳米间距可能代表单次曝光高数值孔径EUV光刻技术的实际极限。
二维过渡金属二硫化物（TMD）在逻辑器件中的应用前景备受关注。由于硅基器件在栅极长度缩小至10纳米以下时面临严重的关态漏电流问题，TMD因其更大的带隙和更高的有效质量成为抑制隧穿效应的候选材料。然而，TMD的规模化生产仍面临挑战，包括高温生长条件、转移集成过程中的空洞形成以及接触电阻优化等问题。台积电在2025年IEDM上发布的GAA单层MoS₂ n型场效应晶体管研究，为TMD纳米片概念提供了实验依据，但p型器件性能不足仍是主要瓶颈。
为提升p型TMD器件性能，研究人员在二维沟道与高介电常数栅极介质之间插入中间层，以降低屏蔽效应和远程声子散射的影响。通过缩小等效氧化层厚度（EOT），导通电流提高约2-3倍，迟滞降低约30-40%。然而，亚阈值摆幅的改善幅度有限，表明二维器件的性能仍受限于栅极控制、覆盖层结构以及沟道/界面质量。
接触几何形状的优化也是TMD器件商业化的关键。目前，顶接触和边缘接触结构在生产中难以稳定实现，C型接触或混合型拓扑结构被视为更具可制造性的方案。物理建模的成熟度同样影响TMD的研发进度，专用于二维器件的TCAD模型和高效的第一性原理计算工具链亟待开发，以加速技术迭代。
